インテルは近い将来にムーアの法則を推進するだろうが、チップの形状が縮小するにつれて、それに追いつくのは困難になってきていると同社幹部は述べている。
ムーアの法則は、シリコン上に集積できるトランジスタの数が2年ごとに倍増するという理論に基づいており、これによりチップの機能が拡大し、速度が向上します。インテルはムーアの法則を基準として、数十年にわたりトランジスタ数を増加させながら、チップのサイズとコストを削減してきました。こうした製造技術の進歩は、スマートフォン、タブレット、PCの高速化と電力効率の向上に貢献しています。
インテルしかし、チップが小型化するにつれ、ムーアの法則のペースを維持することは、以前よりも今日の方がおそらく難しくなっている、とインテルのテクノロジー製造グループ担当エグゼクティブバイスプレジデント兼ゼネラルマネージャーのウィリアム・ホルト氏は、今週ジェフリーズ・グローバル・テクノロジー、メディア、テレコム・カンファレンスでの講演で述べた。
「5年前よりも終焉に近づいているでしょうか？もちろんです。しかし、現実的にその終焉を予測できる段階に達したかといえば、そうは思いません。私たちは、電子機器の改良を可能にする基本的な構成要素を提供し続けていくと確信しています」とホルト氏は述べた。
半導体業界におけるチップの小型化能力の終焉は「何十年もの間、誰もが頭を悩ませてきた話題だ」とホルト氏は述べたが、ムーアの法則は終焉したとする観測筋や業界幹部の主張を一蹴した。同法則に関する一部の予測は近視眼的であり、インテルがチップサイズを縮小する限り、このパラダイムは今後も適用され続けるだろうとホルト氏は述べた。
インテル「10年後に何が起こるかを知っていると言いたいわけではありません。この分野は非常に複雑です。少なくとも今後数世代は、終わりが来るとは考えていません」とホルト氏は、何世代にもわたる製造プロセスについて語った。
ムーアの法則は、1968年にインテルの共同設立者となり、最終的に1975年にCEOに就任したゴードン・ムーアによって1965年に初めて確立されました。この法則に関する最初の論文は、1965年にエレクトロニクス誌に掲載され、スケーリングによって低下するトランジスタあたりのコストに関する経済性に焦点を当てていました。
「将来を見据えると、ムーアの法則の経済性が相当なプレッシャーにさらされているという事実は、おそらく当然のことと言えるでしょう。なぜなら、それがまさに私たちが提供しているものだからです。世代ごとにコストメリットを生み出しているのです」とホルト氏は述べた。
しかしホルト氏は、チップが「より広範な種類の欠陥」に対してより敏感になる可能性があるため、より小型でより多くの機能を備えたチップの製造は困難になると述べた。感度と微細なばらつきが増大し、細部への細心の注意が必要となる。
「物事を小さくしていくと、実際に機能させるのに必要な労力はますます難しくなります」とホルト氏は述べた。「手順が増え、それぞれの手順を最適化するために追加の労力が必要になるのです。」
スケーリングの課題を補うために、Intel は新しいツールとイノベーションに頼ってきました。
「この問題の解決策となったのはイノベーションです。最初の20年ほどは単純な規模拡大だけで済ませていましたが、今では世代が変わるたびに、規模拡大や改善を継続するために何かを実行したり、何かを追加したりする必要があります」とホルト氏は述べた。
インテルインテルは現在、業界で最も先進的な製造技術を有し、多くの新工場をいち早く導入しました。インテルは90ナノメートルおよび65ナノメートルプロセスで歪みシリコンを採用し、トランジスタの性能を向上させました。さらに、45ナノメートルおよび32ナノメートルプロセスでは、高誘電率メタルゲートとも呼ばれるゲート酸化膜材料を採用しました。
インテルは、チップの小型化を継続するため、22nmプロセスでトランジスタ構造を3D構造に変更しました。最新の22nmチップでは、トランジスタが互いに重なり合うことで、従来の製造技術のように隣り合って配置されていたのに対し、3D構造となっています。
インテルはこれまで自社向けにチップを製造してきましたが、ここ2年間は製造施設を開放し、アルテラ、アクロニクス、タブラ、ネトロノームといった企業向けに限定的にチップを製造しています。先週、インテルは元製造責任者のブライアン・クルザニッチ氏をCEOに任命しました。これは、より大規模なチップ製造契約を獲得することで工場の収益化を図る可能性を示唆しています。インテルの潜在的顧客として、アップルの名前が浮上しています。
インテルにとって、製造技術の進歩は市場ニーズとも相関関係にあります。PC市場の低迷を受け、インテルは最新の製造技術を基盤とした、タブレットやスマートフォン向けの省電力Atomチップのリリースを最優先事項としています。インテルは今年後半に22nmプロセスで製造されたAtomチップの出荷を開始し、来年には14nmプロセスで製造されたチップの出荷を開始する予定です。
インテルは今週、Silvermontと呼ばれる新アーキテクチャをベースにした22ナノメートルプロセスを採用した次世代Atomチップは、従来の32ナノメートルプロセスを採用した従来製品と比較して、最大3倍の速度と5倍の電力効率を実現すると発表しました。Atomチップには、今年後半にタブレット向けに搭載予定のBay Trail、サーバー向けのAvoton、そして来年発売予定のスマートフォン向けMerrifieldが含まれます。インテルは、今日のほとんどのスマートフォンやタブレットに搭載されているARMのプロセッサに追いつこうとしています。
チップサイズの縮小には多くのアイデアが必要であり、その多くはチップメーカーや半導体業界団体の資金提供を受けている大学の研究で具体化されているとホルト氏は述べた。これらのアイデアの中には、新しいトランジスタ構造や、従来のシリコンに代わる材料に関するものもある。
「歪みは私たちが過去に取り組んだ例の一つですが、シリコンの代わりにゲルマニウムを使うことも確かに研究されている可能性の一つです。さらに珍しいことに、III-V族材料への移行には利点があります」とホルト氏は述べた。「そして、新たなデバイスや様々な形態の集積化についても評価が進められています。」
III-V 族材料にはガリウムヒ素が含まれます。
IBM などの企業でも研究が進行中で、シリコン プロセッサ内のグラフェン プロセッサ、カーボン ナノチューブ、光回路などが調査されています。
米国政府の国立科学財団は、「ムーアの法則を支える科学と工学」と呼ばれる取り組みを主導しており、製造、ナノテクノロジー、マルチコアチップ、量子コンピューティングなどの新興技術の研究に資金を提供している。
インテルホルト氏は、時にはすぐに変更を加えないことが賢明な場合もあると述べ、インテルが1999年に180nmプロセスで銅配線に移行した事例を挙げた。インテルは銅配線への移行に遅れをとったが、ホルト氏は当時としては正しい判断だったと述べた。
「当時、その装置はまだ十分に成熟していませんでした。早期に導入した人たちは大変な苦労をしました」とホルト氏は述べ、インテルも液浸リソグラフィーへの移行が遅れたため、数百万ドルのコスト削減に成功したと付け加えた。
Intel が液浸リソグラフィーに移行する頃には移行はスムーズに進みましたが、早期導入者は苦労しました。
半導体メーカーにとって次の大きな動きは、450mmウエハへの移行です。これにより、より多くのチップをより低コストで工場で製造できるようになります。インテルは昨年7月、チップの回路の小型化とウエハの大型化を実現するために、ツールメーカーのASMLに21億ドルを投資しました。インテルに続き、TSMC（台湾積体電路製造）とサムスンもASMLに投資しました。TSMCの顧客には、ARMプロセッサをベースにしたチップを設計するQualcommやNVIDIAなどが挙げられます。
インテルによるASMLへの投資は、シリコン上により多くのトランジスタを集積することを可能にするEUV（極端紫外線）技術の実装ツール開発にも関連しています。EUVは、マスクを用いてシリコン上に回路パターンを転写するために必要な波長範囲を短縮します。これにより、ウェハ上により微細な画像を形成し、チップにより多くのトランジスタを搭載できるようになります。この技術は、ムーアの法則の継続に不可欠と見られています。
ホルト氏は、インテルが450ミリメートルウエハーに移行する時期は予測できないものの、10年後には実現することを期待していると述べた。EUVは困難を極めていると述べ、導入前に解決すべき技術的な問題がいくつかあると付け加えた。
それでもホルト氏は、インテルが微細化を進め、TSMCやGlobalFoundriesといったライバル企業に先んじることができると確信している。TSMCやGlobalFoundriesは、来年、それぞれ16nmプロセスと14nmプロセスで3Dトランジスタを導入し、製造技術で追い上げようとしている。しかし、インテルは第2世代の3Dトランジスタへと進化しており、ライバル企業とは異なり、トランジスタの微細化も進めているため、製造面で優位に立つことになるだろう。
インテルのライバルについて、ホルト氏は「彼らは面積の縮小を一時停止するという点についてかなり正直かつオープンに発言してきたので、コスト削減は期待できないだろう。トランジスタ性能においては、我々は引き続き大きな優位性を維持するだろう」と述べた。
