インテルは月曜日、マイクロプロセッサの世代の定義、議論、評価の方法を全面的に変更し、チップをナノメートルではなくオングストローム単位で測定する道を開くと発表した。
具体的には、Intelは「Intel Accelerated」プレゼンテーションで、自社のプロセス技術に関連する用語を書き換えると発表した。今後、Intelの10nm「拡張SuperFIN」技術は「Intel 7」と名称が変更され、AMDがRyzenチップに使用している7nmプロセス技術と同等の階層に位置付けられることになる。Intelは3月からこの移行を示唆していたが、本日正式に発表された。
これはブランド戦略の一環であるが、技術的な理由も背景にある。長年にわたり、IntelやAMDといった半導体大手は、自社製品の進化をプロセスノード、あるいはプロセス世代で定義してきた。最初はマイクロメートル、次にナノメートル、例えばIntelが14nmプロセスを超えるのに苦労した。しかし、「7nm」プロセスの定義はますます抽象化しており、Intelのように、この用語は実質的に意味をなさなくなったと主張する者もいるほどだ。そこでIntelは、プロセスノードを新たな指標、つまりワット当たり性能で区別する。
インテルが月曜日に発表した内容には、3つの重要な要素が含まれている。第一に、インテルは従来のプロセスノードの定義方法を放棄し、同社製品に関する議論の仕方を一変させる。第二に、この発表は「ナノメートル」時代の終焉を予感させ、オングストローム単位でチップを定義する未来を見据えている。そして最後に、インテルは2025年までに製造業におけるリーダーシップを取り戻すという大胆な主張を展開した。
インテルIntel の製造プロセスを定義する「古い方法」: ミクロンとナノメートルの使用。
インテルのチップ製造の新しい言語
インテルの製造技術は今後、「インテル 7」、「インテル 4」、「インテル 3」、そして「インテル 20A」と呼ばれるようになります。これらの技術は、主に前世代からのワット当たり性能の向上度合いによって定義されます。インテルの担当者は、「面積の改善も重要な技術パラメータとして」定義されると述べましたが、具体的な数値は公表しないとのことです。
従来、「プロセス ノード」または「プロセス テクノロジー」と呼ばれていたのは、集積回路の基本的な構成要素である個々のトランジスタ ゲートの長さを指していました。半導体製造技術の向上に伴い、個々のゲートのサイズは縮小しました。これにより、チップ上の一定面積に集積されるトランジスタの数が 18 ～ 24 か月ごとに倍増するというムーアの法則が成立しました。しかし、 ExtremeTech が2019 年の記事で指摘しているように、ゲート長がプロセス ノードと一致したのは、1997 年が最後でした。その後、チップメーカーは、SRAM セル サイズ、フィン幅、最小金属ピッチなど、製造プロセスの比較方法がますます複雑になるにつれ、基本的に「実際の」ゲート長を「同等のもの」に置き換え始めました。ただし、これらの要素が一般的な会話で使用されることはありません。
しかし現在、Intel は新しいプロセス ノードについて説明するときに次の言語を使用します。
インテルIntel の新しい製造用語集: Intel 7、Intel 4、および Intel 3。
インテルの10nm「SuperFIN」テクノロジーは、これまで通りその名称で呼ばれてきました。しかし、次期Alder Lakeチップに搭載される「Enhanced SuperFIN」テクノロジーは、今後は単に「Intel 7」と称され、ワットあたりの性能効率が10～15%向上したと定義されます。インテルのシニアバイスプレジデント兼ロジック技術開発共同ゼネラルマネージャーであるサンジェイ・ナタラジャン博士は、この関係は完全に均一ではないと述べています。「消費電力を固定した場合、Intel 7の性能は予想通り10～15%向上します。しかし、性能を固定した場合、 インテルはそれ以上の消費電力削減を実現できる」とナタラジャン博士は述べています。
以下に、各新しいプロセス ノード、代表的なプロセッサ、および予想されるタイミングをまとめました。
Intel 10nm SuperFIN：生産中。例：Intelの第11世代「Tiger Lake」
Intel 7（Intel 10nm Enhanced SuperFin）：生産中。前世代と比べてワット当たりの性能が10～15%向上。例：「Alder Lake」
Intel 4（Intel 7nm）：2021年第2四半期にテープアウト予定。前世代と比べてワット当たりの性能が20%向上。例：「Meteor Lake」、「Grand Rapids」（Xeon）
Intel 3：2023年後半、前世代より1ワットあたりの性能が18%向上。例：未発表
Intel 20A : 2024年前半。現時点では詳細は不明。
Intel 18A: 2025年。現時点では詳細は不明。
インテル ロジック テクノロジー開発部門の上級副社長兼共同ゼネラルマネージャーであるアン ケレハー博士によると、インテルの変更は「長年にわたって得てきたフィードバック」に応じたものであり、この新しいフレームワークは「明確で一貫性があり、有意義なものになるよう」構築されているとのことです。
3月にインテルの新CEO、パット・ゲルシンガー氏がIDM 2.0を発表したことを思い出してほしい。これは、新規ファブへの投資、製造技術の向上、そしてインテルのCPUの統合を含む他社向けチップ製造を行う全く新しいファウンドリー事業の設立を通じて、インテルの競争力を強化する戦略である。インテルは、これまで公には明らかにしていない技術的な詳細を、これらの顧客に提供すると予想される。
インテルの「Intel Accelerated」イベントの後、インテルのファウンドリー顧客であるAmazon AWSとQualcommの名前も明らかになりました。Qualcommとインテルは5G分野でライバル関係にあるため、Qualcommの名前は少し意外です。
オングストロームへ
オングストロームとは、半導体における計測単位の次世代単位です。マイクロメートルからナノメートル、そしてオングストロームへと進化を遂げ、1オングストロームは0.1nmです。インテルはオングストロームで何かを計測しているわけではありませんが、次世代の製造技術を強調するために「オングストローム」という用語を使用しています。
インテルはロードマップの前進を続ける中で、EUV（極端紫外線）リソグラフィーの利用拡大を計画しています。これは、従来のリソグラフィーの需要が衰退する中で必要不可欠な製造技術となっています。問題は、半導体の微細構造が、それを切り出すレーザー光の波長に比べてあまりにも小さくなっていることです。半導体メーカーはパターニングと呼ばれる技術を用いて「ごまかす」方法を見つけましたが、そのプロセスはあまりにも複雑になり、もはや継続できなくなってしまいました。
しかし、EUVには独自の課題があります。まず、従来のリソグラフィーよりも多くの電力が必要になる可能性があります。さらに、EUV光はあらゆる種類の固体に吸収されるため、真空状態も必要です。製造エラーの原因となる、いわゆるランダム確率効果も、EUV製造における課題となっています。Intelは、「F」シリーズのCoreチップなどの革新的な技術によってこの問題を回避しました。このチップでは、統合GPUの動作を停止させる可能性のあるエラーは、GPUの電源を切った状態で販売されています。
EUVはオングストローム世代への移行が必須となるが、今後数年間のIntelの製造コスト、そしてチップ価格については、真剣な疑問が残るだろう。現在も続くチップ不足と照らし合わせると、PCユーザーが不安を抱くのも無理はない。特にIntelは既にチップ不足を警告している。
インテルの新しいトランジスタ：RibbonFET
インテルは、この新世代には、2011年にスタック型FinFET技術を発表して以来初のトランジスタ再設計を含む、トランジスタ製造とパッケージングの革新が伴うと述べた。
インテルIntel の新しい PowerVia および RibbonFET テクノロジー。
ここで、インテルはさらに2つの転換を図ります。1つは、電源ビア（トランスポート）をチップ上部から下部に移動すること、もう1つは「ゲート・オール・アラウンド」（GAA）設計、つまりリボンFETへの移行です。ナタラジャン氏によると、PowerVia技術は電力効率を向上させるとのことです。「ゲート・オール・アラウンド」とは、基本的にチップ全体にナノワイヤを形成する技術です。（ラムリサーチのブログでGAAについてもう少し詳しく説明されています。）PowerViaとリボンFET技術はどちらも、2024年に発表されるIntel 20Aに組み込まれる予定です。
GAAの目的は、チップ設計を2次元から3次元へとさらに拡張することです。これはパッケージングの方向性でもありました。インテルは2017年にEmbedded Multi-die Interconnect Bridge（EMIB）を発表しました。これにより、インテルのCPUを同一チップ内の異なるプロセッサダイで構成することが可能になりました。Foverosテクノロジーは、これらの異なるダイを垂直に積み重ねることを可能にしました。これは、Samsung Galaxy Book Sに搭載されている低速でプロトタイプ的なLakefieldチップへと進化しました。そしてインテルは、今後発売されるAlder LakeとMeteor Lakeチップにも、この2つのテクノロジーを採用すると予想されています。
インテルIntel の Foveros Omni および Foveros Direct パッケージング テクノロジー。
インテルがFoveros Omniと呼ぶ技術は、これをさらに拡張するものです。Foveros Omniは、Foverosの「ダイ・ディスアグリゲーション」と呼ばれる部分を垂直方向に拡張します。つまり、高性能コアと低消費電力コアを同一チップ内に組み合わせるためのツールをインテルに提供します。Foveros Directと呼ばれる2つ目の技術は、銅と銅を直接接合することで電気抵抗をさらに低減し、ひいてはパフォーマンスを向上させます。
インテルによると、これら全てが実現するのは2024年のインテル20Aプロセスで、その翌年の2025年には、製造業で再び業界をリードする立場に返り咲くと見込んでいる。「既に18Aプロセスに取り組んでいますが、詳細はここでは触れません」とナタラジャマ氏は述べた。「18Aテクノロジーによって、2025年までにテクノロジーリーダーの地位に立つと考えています。」
午後 4 時 33 分に更新され、Intel のファウンドリー顧客としての Amazon AWS と Qualcomm を含む追加の詳細が示されました。
